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采用MAXII器件实现FPGA设计安全解决方案
作者:m6米乐App官网下载 来源:m6米乐App官网下载 点击: 发布日期: 2022-04-19 20:02
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m6米乐App官网下载 - 官网APP平台本文获取的解决方案可避免FPGA设计被拷贝,即使配备比特流被捕捉,也可以确保FPGA设计的安全性。这种安全性是通过在问候令牌由MAXII器件传输给FPGA之前,禁令用户设计功能来构建的。 基于SRAM的FPGA是不易俱器件,必须外部存储器来存储上电时发送给它们的配备数据。 在传输期间,配备比特流可能会被捕捉,用作配备其他FPGA。这种知识产权偷窃伤害了设计人员的利益。 本文获取的解决方案可避免FPGA设计被拷贝,即使配备比特流被捕捉,也可以确保FPGA设计的安全性。...
本文摘要:本文获取的解决方案可避免FPGA设计被拷贝,即使配备比特流被捕捉,也可以确保FPGA设计的安全性。这种安全性是通过在问候令牌由MAXII器件传输给FPGA之前,禁令用户设计功能来构建的。 基于SRAM的FPGA是不易俱器件,必须外部存储器来存储上电时发送给它们的配备数据。 在传输期间,配备比特流可能会被捕捉,用作配备其他FPGA。这种知识产权偷窃伤害了设计人员的利益。 本文获取的解决方案可避免FPGA设计被拷贝,即使配备比特流被捕捉,也可以确保FPGA设计的安全性。

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本文获取的解决方案可避免FPGA设计被拷贝,即使配备比特流被捕捉,也可以确保FPGA设计的安全性。这种安全性是通过在问候令牌由MAXII器件传输给FPGA之前,禁令用户设计功能来构建的。  基于SRAM的FPGA是不易俱器件,必须外部存储器来存储上电时发送给它们的配备数据。

在传输期间,配备比特流可能会被捕捉,用作配备其他FPGA。这种知识产权偷窃伤害了设计人员的利益。  本文获取的解决方案可避免FPGA设计被拷贝,即使配备比特流被捕捉,也可以确保FPGA设计的安全性。

通过在问候令牌由MAXII器件传输给FPGA之前,禁令用户设计功能来构建这种安全性。搭配MAXII器件来产生问候令牌,这是因为该器件具备非易失性,关电时可维持配备数据。而且,对于这种应用于,MAXII器件是最不具成本效益的CPLD。

本文还讲解了使用这种方案的一个参照设计。  硬件构建  FPGA设计安全性解决方案的硬件构建如图1右图。MAXII器件产生倒数的问候令牌,发送至FPGA,以使能用户设计。

FPGA和MAXII器件之间传输5个信号:clock、shift_ena、random_number、ready和handshaking_data。  一旦FPGA经过配备后,它向MAXII器件获取倒数时钟。同时相连至FPGA和MAXII器件的启动/废黜信号必需置位,以启动系统工作。

FPGA中的随机数发生器(RNG)开始为FPGA和MAXII器件产生初始计数值(每次上电或者启动/废黜信号置位时,仅有向MAXII器件发送到一次随机数)。随机数准备好后,shift_ena信号变成高电平,使用random_number信号,随机数串行移位至MAXII器件。

随机数全部移位至MAXII器件后,ready信号置位,命令FPGA可以接管来自MAXII器件的问候令牌。  配备之后,由于Enable信号还是逻辑低电平,FPGA中的用户设计功能被禁令。只有MAXII器件送达的问候令牌和FPGA内部产生的数据相匹配,Enable信号才不会改置位,启动用户设计功能。

这两个数据之间经常出现差异时,Enable信号变成低电平,禁令用户设计功能。MAXII器件中产生问候令牌和FPGA器件中产生数据的方法和过程完全相同。如果没准确的令牌,FPGA器件中的用户设计功能被停止使用。

这样,即使配备比特流被捕捉,也可以避免用户设计被拷贝。    图1:FPGA设计安全性方案的硬件构建。  设计建构模块  FPGA的设计安全性构成还包括一个时钟分频器、随机数发生器(RNG)、安全性内核、较为器和可靠性部分,而MAXII器件的设计安全性构成只还包括图1右图的安全性内核。

  FPGA和MAXII器件用于的安全性内核完全相同,如图2右图,由以下部分包含:随机数接收器、64位计数器、编码器、移位器/复用器。    图2:FPGA和MAXII器件的安全性内核。  1、时钟分频器FPGA中的时钟分频器用作从系统时钟产生速率较低的时钟,供给FPGA和MAXII器件的安全性内核用于。这是因为安全性内核不必须运营在十分低的频率下。

尤其是当系统运营频率十分低时,时钟分频器的起到之后比较显著,否则,如果系统运营频率较低,可以不用于该分频器。  2、随机数发生器(RNG)每次启动/废黜信号置位时,RNG为64位计数器产生随机初始值。然后,随机数同时串行移位至FPGA和MAXII器件的安全性内核。参照设计使用32位RNG。

  3、随机数接收器随机数接收器接管来自RNG的串行随机数,并按照准确的顺序排列数据,将其当作初始值送到64位计数器。  4、64位计数器64位计数器用作产生送到编码器的64位数据。

它是按照公式X=X+A展开的一个非常简单加法器。X是一个64位初始值,而A是计数器递减值,有误质数。初始值X来自RNG。参照设计中,32位来自RNG,其余32位由用户在设计代码中设置。

A可以由用户在设计代码中设置。计数器输入送到编码器,对数据展开加密。编码器每次已完成前一数据的加密后,计数器数值递减。  5、编码器编码器可以使用任何无法破解的加密标准。

参照设计使用了三重数据加密标准(3DES)。3DES编码器的输出和输入是64位值,必须48个时钟周期已完成64位数据加密。


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